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HBM4 시대의 개막: 인터포저 기술의 지각 변동과 시장 재편

2048-bit 인터페이스가 강제한 ‘세 가지 기술 전쟁터’와 실리콘·유기·글라스 3대 패러다임 비교

작성일: 2025-07-05 · 첨단 패키징 산업 분석 · Gemini Deep Research 기반 본인 학습 정리

투자 판단의 책임은 본인에게 있습니다. 본 자료는 리서치이며 매수·매도 추천이 아닙니다.

0. 결론 먼저

HBM4 전환은 단순한 성능 업그레이드가 아니라, 인터포저 시장 자체의 분기점입니다. 2048-bit 인터페이스가 만든 압력 때문에 (1) 제조·확장성, (2) 전기적 무결성, (3) 열-기계적 안정성이라는 세 가지 난제가 동시에 터졌고, 이를 풀기 위해 실리콘(TSMC CoWoS), 유기 RDL(ASE FOCoS / CoWoS-R/L), 글라스 코어 기판(GCS) 세 패러다임이 경쟁합니다.

HBM4가 강제하는 세 가지 기술 전쟁터제조 · 전기 · 열·기계
제조·확장성레티클 한계 돌파
마스크 스티칭, 수율 게임
전기 무결성2048-bit · 스키니 트레이스
삽입 손실 · 크로스토크 · PDN
열-기계CTE 불일치
휨(warpage) · 발열
3대 패러다임실리콘 / 유기 RDL / 글라스
인터포저는 ‘수동 기판’에서 ‘시스템 통합 백본’으로 진화 중

1. HBM4 전환점: 인터커넥트 수요의 재정의

HBM의 성능은 높은 클럭이 아닌 매우 넓은 메모리 버스에서 비롯됩니다. HBM3에서 1024-bit였던 버스는 HBM4에서 2048-bit로 두 배 확장되며, 더 결정적인 제약은 “HBM 스택의 물리적 면적(shoreline)을 늘리지 않고 두 배의 I/O를 구현해야 한다”는 점입니다.

버스 폭

1024 → 2048-bit

인터페이스가 두 배. 같은 면적 위에서 마이크로범프 수도 두 배(스택당 약 4,000 → 8,000개)로 급증합니다.

범프 피치

55µm 이하로

HBM3의 55µm보다 훨씬 미세한 피치가 요구되어 인터포저 배선 밀도가 기하급수적으로 상승합니다.

스택 높이

최대 16-Hi · 64GB

16-Hi 적층 지원으로 스택당 최대 64GB. TSV 라우팅 복잡도가 함께 폭증합니다.

SiP

HBM 12개 이상

로직 다이 + HBM4 12개 이상의 통합이 로드맵. 인터포저 면적이 레티클(858 mm²)을 훌쩍 넘습니다.

공식 사실: JEDEC가 확정한 HBM4는 1024 → 2048-bit로 인터페이스가 두 배 확장되며, 16-Hi 스택을 지원해 스택당 최대 64GB 용량을 구현합니다. AMD MI300은 이미 8개 HBM 스택을 통합했고, HBM4 세대에서는 12개 이상이 로드맵에 포함되어 있습니다.

해석: 문제는 더 이상 ‘스케일링’이 아니라 물리·재료 과학의 영역으로 넘어갔습니다. 실리콘은 ‘서브마이크론 미세화’로, 유기/글라스는 ‘우회 경로’로 답을 찾는 분기 구도가 형성됩니다.

2. 인터포저의 시련: 핵심 기술 난제

A. 제조 및 확장성 — 레티클 장벽과 ‘마스크 스티칭’

현대 포토리소그래피의 단일 노광 한계는 약 858 mm² (26×33mm)입니다. 최신 AI 가속기에 필요한 거대 인터포저는 이를 몇 배나 넘어, TSMC 같은 선두 파운드리는 마스크 스티칭(mask stitching)으로 여러 마스크 패턴을 정렬해 이어 붙이는 방식으로 거대한 단일 인터포저를 만듭니다.

시점레티클 배수지원 HBM 스택
20161.5x—
현재3.3xHBM3 8개
2025–20265.5x~6xHBM4 12개
20278x~9x차세대 AI 가속기

공식 사실: 실리콘 인터포저 웨이퍼 가공 비용은 장당 $500~$650 수준이며, 멀티-레티클 CoWoS를 사용하는 NVIDIA H100은 칩 가격이 약 $30,000에 달합니다. 거대 인터포저 위 단 하나의 결함이라도 그 위의 비싼 로직·HBM까지 폐기시키는 고위험 구조입니다.

B. 테라바이트 스케일의 전기적 무결성

SI

삽입 손실(IL)

미세 배선의 높은 저항이 전압을 감쇠 → 인터포저 위에서 신호가 갈 수 있는 ‘실질 거리’가 가장 큰 제약.

SI

크로스토크(PSXT)

스키니 트레이스가 근접하면서 신호의 ‘아이(eye)’를 닫는 주요 원인. Alphawave Semi가 핵심 문제로 지목.

PI

전력 공급망(PDN)

HBM 한 스택이 20W 이상 소비. 인터포저 RDL이 매우 낮은 임피던스로 안정 공급해야 함.

대응

DTC / MIM 캡 내장

딥 트렌치 / MIM 커패시터를 인터포저에 내장해 순간 전류 수요를 흡수. 전압 리플 2–3% 이내로 관리.

C. 열-기계적 안정성 — 휨(warpage)과 발열

공식 사실: 실리콘 칩(CTE ≈ 3 ppm/°C)과 유기 기판(≈ 17 ppm/°C) 간 CTE 불일치가 휨의 근본 원인입니다. 85×85mm급 대형 패키지에서는 미세한 휨도 수천 개 마이크로 범프에 응력을 일으켜 회로 단선·박리를 유발합니다. 300mm 재구성 웨이퍼는 통상 최대 휨 1mm, 양호 수율은 0.5mm 이하가 기준입니다.

공식 사실: TSMC는 최대 2.6kW를 소모하는 패키지에 대한 온칩 액체 냉각을 테스트 중입니다. HBM 접합부 온도는 85°C 이하로 유지해야 throttling을 방지할 수 있습니다.

해석: 신호·전력·열·기계가 모두 얽혀 ‘히드라’처럼 한 문제를 풀면 다른 문제가 튀어나옵니다. 그래서 Siemens의 Calibre 3DStress 같은 멀티피직스 EDA의 가치가 급격히 올라갑니다.

3. 경쟁 패러다임: 실리콘 · 유기 RDL · 글라스

A. 기존 강자 — 실리콘 인터포저 (TSMC CoWoS)

  • CoWoS-S (Silicon): 거대 단일 실리콘 + TSV, 1µm 미만 L/S. NVIDIA H100, AMD MI300의 핵심. 최고 밀도이지만 비용·확장성 한계.
  • CoWoS-R (RDL): 유기 RDL 대체. 저비용·우수한 응력 완충. L/S ~2µm.
  • CoWoS-L (LSI + RDL): 작은 실리콘 브릿지(LSI)를 큰 유기 RDL에 내장. 레티클 한계를 비용 효율적으로 우회.

공식 사실: TSMC는 CoWoS-L을 2026년까지 5.5x, 2027년까지 8~9x 레티클로 확장해 HBM4 12개 이상을 지원할 계획이며, 2028년 이후엔 사각 패널 기반 CoPoS(Chips on Panel on Substrate)를 도입할 예정입니다. NVIDIA가 주요 파트너로 거론됩니다.

B. 도전자 — 유기 / RDL-First 인터포저 (ASE FOCoS 등)

FOWLP/FOPLP 기반 팬아웃 기술이 핵심입니다. 다이를 몰딩 컴파운드에 직접 내장하고 위에 RDL을 형성하는 방식. 칩-퍼스트(저비용, 다이 시프트 위험) vs RDL-퍼스트(칩-라스트)(글라스 캐리어, 고정밀·고수율, 비용↑) 두 흐름이 갈립니다. 비싼 실리콘 웨이퍼·TSV를 피하고, 특히 사각 패널(FOPLP)은 원형 웨이퍼 대비 면적 효율로 규모의 경제를 만듭니다.

C. 파괴적 혁신 — 글라스 코어 기판(GCS) / 글라스 인터포저

전기

저유전 · 저손실

매우 우수한 절연체로 고주파 신호 손실과 크로스토크가 실리콘 대비 크게 적습니다.

CTE

3~8 ppm/°C

실리콘과 CTE 매칭이 가능 → 솔더 접합부의 열-기계 응력 저감, 휨 강한 치수 안정성.

규모

510×515mm 패널

대형 사각 패널 가공이 가능해 300mm 웨이퍼 대비 비용 절감 잠재력이 큽니다.

광학

CPO 친화

기판 내부에 광 도파로를 직접 제작할 수 있어 Co-Packaged Optics의 이상적 플랫폼.

핵심 장애물: 취성(핸들링), 낮은 열전도도(~1 W/mK), 고종횡비 TGV 가공의 미성숙, 현재 L/S ~2µm로 실리콘 대비 열세.

표 1 · 인터포저 기술 종합 비교

지표실리콘 (CoWoS-S)유기/RDL (FOCoS, CoWoS-R)글라스 코어 / 인터포저
최소 배선 폭(L/S)< 1µm (브릿지 0.4/0.4µm)~2µm / 2µm~2µm / 2µm (로드맵 <1µm)
최대 패키지 크기웨이퍼 + 스티칭(~9x 레티클, ~7700 mm²)패널 기반, 확장성 높음패널 기반(510×515mm 등) 매우 높음
전기적 손실높음(반도체 특성)낮음(저유전율)매우 낮음(우수한 절연체)
열전도도우수(~150 W/mK)낮음~보통낮음(~1 W/mK), 열 비아 필요
CTE (ppm/°C)~3 (다이 매칭 우수)높음(~15–50)~3–8 (조절 가능)
상대적 비용높음낮음~중간초기↑, 양산 시 저비용 잠재
생태계 성숙도매우 높음높음낮으나 빠르게 성장
핵심 강점최고 밀도최저 비용최고 전기 특성 & 확장성

4. 생태계의 경쟁: 핵심 기업과 공급망

수요 측 (Chip Designer)

  • NVIDIA · AMD · 인텔: AI 가속기·HPC 프로세서용 최첨단 인터포저의 핵심 고객. 차세대 칩 설계가 인터포저 로드맵을 결정.
  • 하이퍼스케일러(Google, Amazon, Microsoft): 자체 맞춤형 AI 칩(TPU 등) 비중이 커지며 첨단 패키징 수요의 새 동력.

공급 측 (Foundry & OSAT)

  • TSMC: CoWoS-S/R/L로 사실상 시장 표준. 하이엔드 AI 칩의 디폴트.
  • Intel: EMIB(↔ CoWoS-L), Foveros(3D 스태킹). 글라스 자체 개발에서 외부 조달로 전략 수정.
  • 삼성전자: 파운드리의 2.5D/3D 서비스 + 삼성전기(SEMCO)가 GCS 양산(2026–2027) 목표로 생태계 구축 중.
  • ASE · Amkor: 글로벌 OSAT 1·2위. FOCoS / RDL-First로 실리콘 대안 제시.

부상하는 글라스 공급망

  • GCS/인터포저 개발: Absolics(SKC 자회사) — 미국 조지아 신공장, CHIPS Act 직접 보조금 최대 $75M + R&D $100M, 2025 양산 목표. 삼성전기, DNP, 이비덴.
  • 특수 글라스 원자재: Corning, Schott, AGC.
  • TGV 가공 장비: LPKF(LIDE), 3D-Micromac.
  • 검사·계측: KLA(Lumina), Onto Innovation(Firefly).
  • EDA·IP: Cadence, Synopsys, Siemens EDA (Innovator3D IC, Calibre 3DStress 등).

표 2 · 첨단 패키징 생태계 맵

가치 사슬핵심 기업주력 기술 / 역할
칩 설계/수요NVIDIA, AMD, Intel, Google, AmazonAI 가속기, HPC CPU, 맞춤형 실리콘
FoundryTSMCCoWoS-S/R/L, InFO, SoIC (시장 리더)
IDMIntelEMIB, Foveros, GCS
Foundry/IDM삼성전자2.5D/3D 파운드리 서비스
OSATASE, AmkorFOCoS, Fan-Out WLP/PLP
기판/인터포저Absolics(SKC)글라스 코어 기판(GCS)
기판/인터포저삼성전기FCBGA, GCS 개발
기판/인터포저DNP, 이비덴글라스 인터포저, GCS 개발
원자재Corning, Schott, AGC특수 글라스 웨이퍼/패널
장비LPKF, Applied Materials, 3D-MicromacTGV 레이저, 증착·식각
검사·계측KLA, Onto Innovation글라스/TGV 결함 검사
EDA & IPCadence, Synopsys, Siemens EDA3D-IC 설계, 멀티피직스 시뮬레이션

촉매제 — 미국 CHIPS Act

공식 사실: Absolics는 조지아 GCS 시설 건설을 위해 최대 $75M 직접 보조금 + $100M R&D 보조금을 받습니다. CHIPS for America는 NAPMP(National Advanced Packaging Manufacturing Program)를 통해 미국 내 첨단 패키징 생태계 구축을 가속화하고 있습니다.

5. 다음 개척지: 인터커넥트의 미래 궤적

HBM5 ~ 2029

4096-bit + 하이브리드 본딩

I/O가 다시 두 배. 마이크로범프 한계를 넘어 직접 Cu-Cu 하이브리드 본딩(피치 < 10µm)으로 전환 불가피.

냉각

침수 → 내장형

스택당 전력이 HBM4 ~75W에서 HBM5 100W 이상. 침수 냉각(immersion)이 메인스트림화, HBM7 세대엔 다이 사이 유체 채널(TTV) 내장형 냉각.

HBM6

하이브리드 글라스-실리콘

실리콘과 글라스의 장점을 결합한 하이브리드 인터포저 도입 가능성.

CPO

광-전기 융합

플러그형 광모듈 ~15 pJ/bit → CPO 목표 < 1 pJ/bit. 글라스 기판은 광 도파로 내장이 가능해 결정적 장기 우위.

2.5D → 3D 전환: 둘은 대체가 아니라 보완. 미래 시스템은 3D 칩렛(프로세서·캐시 수직 적층)을 거대한 2.5D 인터포저 위에 통합하는 하이브리드 형태가 될 것이며, 인터포저는 전력·냉각·전기/광학 연결을 모두 제공하는 ‘시스템 통합 백본(System Integration Backbone)’으로 진화합니다.

6. 전략적 분석 및 투자 해석

투자 1

글라스 공급망의 ‘관문 기술’

특수 글라스(Corning, Schott), 고정밀 TGV 가공(LPKF), 결함 검사·계측(KLA, Onto Innovation) — 최종 승자와 무관한 ‘곡괭이와 삽’.

투자 2

멀티피직스 EDA

Siemens, Cadence, Synopsys — 신호·전력·열·기계 동시 최적화 툴은 높은 해자와 마진.

투자 3

병목 지점 선점

특수 글라스 패널의 안정 공급과 TGV 캐파가 향후 핵심 병목. 선점 기업이 강한 가격결정력.

경쟁 구도 전망

  • 단기(1–3년): TSMC CoWoS가 하이엔드 표준 유지. 유기 RDL이 대량 시장에서 점유율 확대.
  • 중기(3–6년): Intel·삼성 주도로 GCS가 HPC·CPO 기반 네트워킹에서 초기 상용화. CoWoS-L vs GCS 본격 경쟁.
  • 장기(6년+): 글라스가 제조 난제를 극복하면, CPO 주류화와 함께 차세대 표준이 될 잠재력. 실리콘은 ‘LSI 브릿지 칩렛’ 역할로 축소될 수 있음.

이해관계자별 권고

  • 칩 설계사(NVIDIA, AMD 등): 듀얼 소싱. TSMC CoWoS + Absolics·삼성전기와 차세대 공동 설계.
  • 투자자: ‘대체 불가’ 핵심 장비·소재(Corning, LPKF, KLA, Onto Innovation)가 상대적 안정 성장.
  • 장비·소재사: Absolics-조지아공대-Applied Materials, 삼성전기-협력사 같은 초기 파트너십에 들어가는 것이 장기 생존 조건. R&D는 TGV 처리량/품질, 비파괴 검사, 취약 패널의 안정 핸들링에 집중.

한 줄 결론: HBM4는 메모리만의 사건이 아니라 인터포저 시장 전체의 분기점. 실리콘 · 유기 RDL · 글라스의 3대 경쟁 구도와 ‘시스템 통합 백본’으로의 진화, 그리고 그 길목의 ‘관문 기술’ 공급사들이 다음 사이클의 핵심입니다.

출처

네이버 원문